आने वाले वर्षों में, डेस्कटॉप और सर्वर प्रोसेसरों पर ध्यान आवृत्तियों की तुलना में अधिक अन्य पहलुओं पर केंद्रित होगा। प्रत्येक चिपलेट में कितने कोर समाहित हो सकते हैं?आगामी एएमडी ज़ेन 6 आर्किटेक्चर के बारे में लीक हुई जानकारी ठीक इसी ओर इशारा करती है: एक आंतरिक पुनर्रचना जो प्रत्येक सीसीडी के भीतर उपलब्ध स्थान को अधिकतम करती है, बिना किसी नए सॉकेट को पेश करने या प्लेटफ़ॉर्म को पूरी तरह से बदलने की आवश्यकता के।
इस डेटा की सबसे चौंकाने वाली बात सिर्फ सामान्य पीढ़ीगत छलांग ही नहीं है, बल्कि यह तथ्य भी है कि एएमडी इसके लिए तैयार होगी। प्रति चिपलेट 8 कोर की बाधा को तोड़ें जिसका उपयोग यह Zen 2 के बाद से कर रहा है। यदि इसकी पुष्टि हो जाती है, तो अगले Ryzen और EPYC का कोर अधिक सघन होगा, जिसमें लगभग समान सिलिकॉन सतह पर अधिक कोर और अधिक L3 कैश होगा, जिसका स्पेन और शेष यूरोप में उपभोक्ता और पेशेवर बाजार पर सीधा प्रभाव पड़ सकता है।
प्रति चिपलेट 8 से 12 कोर तक: ज़ेन 6 का नया सीसीडी
विभिन्न लीक एक प्रमुख बिंदु पर सहमत हैं: प्रत्येक Zen 6 CCD में 12 CPU कोर और 48 MB का L3 कैश एकीकृत होगा।यह Zen 2, Zen 3, Zen 4 और Zen 5 में दोहराए गए क्लासिक 8-कोर, 32MB कॉन्फ़िगरेशन की तुलना में कोर की संख्या और L3 कैश की मात्रा दोनों में 50% की वृद्धि को दर्शाता है।
इस वृद्धि से उपभोक्ता प्रोसेसरों के लिए द्वार खुल जाते हैं अधिकतम 24 कोर और 96 एमबी का "फ्लैट" एल3 कैश सामान्य दो-चिपलेट कॉन्फ़िगरेशन के माध्यम से। कंटेंट क्रिएशन, होम वर्चुअलाइजेशन या गेम की अधिक मांग वाले डेस्कटॉप पीसी में, AM5 प्लेटफॉर्म पर कोर की यह अधिकतम क्षमता AMD को अन्य प्रतिस्पर्धियों के मुकाबले काफी मजबूत स्थिति में ला देगी। इंटेल के विकल्पस्पेन जैसे बाजारों में भी यही बात सच है, जहां उच्च गुणवत्ता वाले उपकरण अधिक आम हो गए हैं।
पेशेवर परिवेश में, यह खेल और भी आगे बढ़ जाता है। अधिक भारित सीसीडी ईपीवाईसी सीपीयू के डिजाइन की अनुमति देता है। कम चिपलेट का उपयोग करके अधिक कुल कोर संख्याया फिर, CCD की संख्या को बनाए रखते हुए AI, डेटा एनालिटिक्स या गहन वर्चुअलाइजेशन वर्कलोड के लिए थ्रेड्स की संख्या बढ़ाएँ। प्रति प्रोसेसर घटकों की संख्या कम करने के साथ-साथ प्रत्येक घटक की क्षमता को बढ़ाने से टोपोलॉजी सरल हो जाती है और थर्मल प्रबंधन में मदद मिल सकती है।
फिलहाल, यह पूरा परिदृश्य अनौपचारिक जानकारी पर आधारित है, हालांकि सभी स्रोत एक ही दिशा की ओर इशारा करते हैं: प्रति चिपलेट 8 से 12 कोर तक की वृद्धि पर विचार किया जा सकता है।एएमडी ने अभी तक ज़ेन 6 के सटीक कॉन्फ़िगरेशन का विवरण नहीं दिया है, इसलिए औपचारिक घोषणाओं तक इस जानकारी को सावधानीपूर्वक लेना उचित होगा।
अधिक सघन 2nm CCD: 12 कोर और 48MB L3 कैश के लिए 76 mm²
कोर की संख्या के अलावा, सबसे ज्यादा ध्यान आकर्षित करने वाले पहलुओं में से एक नए सीसीडी का अनुमानित आकार है। लीक हुए आंकड़ों से पता चलता है कि ज़ेन 6 चिपलेट लगभग... 76 मिमी² सतहज़ेन 5 के लगभग 71 मिमी² की तुलना में, कागज़ पर, आंतरिक संसाधनों में हुई भारी वृद्धि की तुलना में क्षेत्रफल में 7% की यह वृद्धि मामूली है।
में कुंजी है टीएसएमसी एन2 निर्माण प्रक्रियायानी, 2 एनएम प्रक्रिया जिस पर सीपीयू चिपलेट का उत्पादन किया जाएगा। ज़ेन 5 एन4 नोड की तुलना में उच्च ट्रांजिस्टर घनत्व आकार में उल्लेखनीय वृद्धि किए बिना अधिक कोर और कैश की अनुमति देगा, ताकि एक 12-कोर, 48MB सीसीडी यह मौजूदा 8-कोर, 32MB प्रोसेसर से केवल कुछ वर्ग मिलीमीटर ही बड़ा होगा।
पीछे मुड़कर देखने पर, फोकस में बदलाव और भी स्पष्ट हो जाता है। 7nm प्रक्रिया का उपयोग करके निर्मित Zen 3 में, 32MB L3 कैश के साथ 8-कोर CCD ने लगभग 83 मिमी²Zen 4 ने 5 nm पर, उसी आंतरिक संरचना को बनाए रखते हुए, उस आंकड़े को लगभग 72 mm² तक कम कर दिया, और Zen 5 ने N4 के साथ डिज़ाइन को और परिष्कृत करके लगभग 71 mm² तक पहुंचा दिया। अब, Zen 6 के साथ, मुख्य विचार क्षेत्रफल को कम करना नहीं है, बल्कि थोड़े बड़े आकार के डाइस में अधिक सामग्री फिट करने के लिए नोड का लाभ उठाएं।.
आकार और क्षमता के बीच यह संतुलन स्पष्ट रूप से आर्थिक दृष्टि से महत्वपूर्ण है। चिपलेट को अपेक्षाकृत छोटा रखने से प्रति वेफर में सीसीडी की अच्छी संख्या को संरक्षित करने में मदद मिलती है, जिससे उत्पादन लागत और सिलिकॉन का बेहतर उपयोग होता है। अंतिम उपयोगकर्ता के लिए, इसका अर्थ है कि कीमत में अत्यधिक वृद्धि किए बिना कई कोर वाले प्रोसेसर पेश करने की अधिक गुंजाइश मिलती है।
इन लीक से एक और महत्वपूर्ण बात यह सामने आई है कि ज़ेन 6 अभी भी इसमें फिट हो जाएगा AM5 प्लेटफ़ॉर्मछोटे आकार और उचित तापीय आवश्यकताओं को बनाए रखने से स्पेन और यूरोप में पहले से स्थापित मदरबोर्ड और कूलिंग सिस्टम की वैधता बनी रहती है, जो उन लोगों के लिए महत्वपूर्ण है जो अपने बाकी उपकरणों को बदले बिना अपने सीपीयू को अपग्रेड करने की योजना बना रहे हैं।
ज़ेन 2 से ज़ेन 6 तक: चिपलेट अवधारणा का विकास कैसे हुआ
प्रस्तावित बदलाव की व्यापकता को समझने के लिए, एएमडी के मॉड्यूलर डिजाइनों के इतिहास की समीक्षा करना सहायक होगा। ज़ेन 2 ने चिपलेट अवधारणा पेश की राइज़ेन रेंज में, 2 × 4 कोर सीसीडी (कुल 8) और 32 एमबी एल3 कैश का उपयोग किया गया है, जिसका अनुमानित क्षेत्रफल 77 मिमी² है और इसे 7 एनएम तकनीक से बनाया गया है। यह पारंपरिक मोनोलिथिक डाइज़ से एक बड़ा बदलाव था।
Zen 3 ने 8 कोर और 32 MB को बरकरार रखा, लेकिन आंतरिक कैश संरचना को पुनर्गठित किया: इसके बाद सभी कोर एक ही L3 ब्लॉक को साझा करते थे।दो अलग-अलग उपसमूहों के साथ काम करने के बजाय, सीसीडी का आकार बढ़कर लगभग 83 मिमी² हो गया, लेकिन इसके बदले में, आंतरिक विलंबता कम हो गई और गेमिंग और मल्टीटास्किंग प्रदर्शन में उल्लेखनीय सुधार हुआ।
Zen 4 और Zen 5 के साथ, कंपनी ने प्रति चिपलेट 8 कोर और 32 MB L3 कैश के फॉर्मूले को बरकरार रखने का विकल्प चुना, और इस पर ध्यान केंद्रित किया। विनिर्माण प्रक्रियाओं को परिष्कृत करना (5 एनएम और 4 एनएम) और डाई के आकार को समायोजित किया गया। परिणामस्वरूप क्षेत्रफल धीरे-धीरे घटकर लगभग 71-72 मिमी² हो गया, जिससे दक्षता और आवृत्ति में सुधार हुआ, लेकिन रेंज को सपोर्ट करने वाली मूल इकाई में कोई बदलाव नहीं हुआ।
अगर Zen 6 आखिरकार 12-कोर CCD और 48 MB L3 कैश को अपना लेता है, तो हम निम्नलिखित की उम्मीद कर रहे होंगे: 2019 के बाद से उस प्रमुख घटक का यह पहला बड़ा पुनर्रचना है।यह सॉकेट को बदलने या उत्पाद का नाम बदलने के बारे में नहीं होगा, बल्कि प्रत्येक चिपलेट में वास्तव में क्या फिट बैठता है, इसे संशोधित करने के बारे में होगा, साथ ही उस मॉड्यूलर सिद्धांत को बनाए रखने के बारे में होगा जिसने हाल के वर्षों में रायज़ेन और ईपीवाईसी को परिभाषित किया है।
इस कदम से एएमडी को कहीं अधिक लचीले कॉन्फ़िगरेशन के साथ प्रयोग करने की अनुमति मिलेगी: 10 या 12 कोर वाले सिंगल-चिपलेट डेस्कटॉप मॉडल से लेकर 20 या 24 कोर तक के डुअल-सीसीडी वेरिएंट तक, बिना डिजाइन को अत्यधिक जटिल बनाए। उच्च प्रदर्शन वाले सर्वरों और वर्कस्टेशनों मेंप्रत्येक सीसीडी में अधिक कोर जोड़ने से प्रति प्रोसेसर चिपलेट की संख्या बढ़ाए बिना घनत्व बढ़ाने की प्रवृत्ति के अनुरूप परिणाम मिलते हैं।
लेटेंसी, कैश और 3डी वी-कैश: प्रदर्शन में क्या परिवर्तन आते हैं?
प्रत्येक चिपलेट में अधिक कोर जोड़ने से न केवल थ्रेड्स की कुल संख्या प्रभावित होती है, बल्कि उनके प्रसंस्करण के तरीके में भी बदलाव आता है। कोर आपस में संवाद करते हैं और डेटा तक पहुँच प्राप्त करते हैं।12 कोर में एक ही 48MB L3 कैश को साझा करके, एक CCD से दूसरे CCD में ट्रैफ़िक के जाने की आवश्यकता कम हो जाती है, जो आमतौर पर विलंबता को प्रभावित करती है और कुछ कार्यभार के तहत थ्रेड शेड्यूलिंग को जटिल बनाती है।
अत्यधिक समानांतर परिदृश्यों में—संकलन, रेंडरिंग, हल्के वर्चुअल मशीन, या बस एक साथ कई भारी अनुप्रयोगों के साथ काम करना—यह एकीकरण मदद कर सकता है एक ही चिपलेट के भीतर अधिक कार्य हल हो जाते हैंकम सीसीडी क्रॉसिंग से आमतौर पर अधिक सुसंगत प्रतिक्रिया समय और साझा कैश का बेहतर उपयोग होता है, बशर्ते ऑपरेटिंग सिस्टम थ्रेड्स को अच्छी तरह से वितरित करने में सक्षम हो।
प्रत्येक चिपलेट में L3 कैश को 32 से बढ़ाकर 48 MB करने का उद्देश्य अधिक संख्या में कोर को शक्ति प्रदान करने की आवश्यकता को पूरा करना है। यदि कैश का विस्तार किए बिना केवल कोर की संख्या बढ़ा दी जाए तो क्या होगा?कुछ विशेष कार्यभारों के तहत मुख्य मेमोरी तक पहुंच एक बाधा बन सकती है। 48 एमबी का आंकड़ा एक उचित मध्य मार्ग के रूप में प्रस्तुत किया गया है: सीपीयू के निकट डेटा रखने के लिए अधिक क्षमता, लेकिन सीसीडी को बहुत बड़ा या निर्माण में जटिल बनाए बिना।
इन सबके अलावा, कई लीक में पहले ही उल्लेखित संभावना यह भी है कि हम देख सकते हैं ज़ेन 6 संस्करणों के साथ 3डी वी-कैशमौजूदा पीढ़ी में, AMD चिपलेट के ऊपर एक अतिरिक्त L3 कैश डाई लगाकर उपलब्ध कैश को कई गुना बढ़ा देता है, यह तकनीक गेम में कारगर साबित हुई है। नई 12-कोर आर्किटेक्चर पर लागू होने पर, ऐसा कहा जाता है कि... प्रत्येक CCD के लिए 144 MB तक L3 मेमोरी (48 MB बेस + 96 MB स्टैक्ड)जिससे दो चिपलेट वाले सीपीयू को लगभग 288 एमबी एल3 मेमोरी की आवश्यकता होगी।
गेमिंग के क्षेत्र में, विशेष रूप से उन टाइटल्स में जो कैश्ड डेटा के प्रबंधन पर बहुत अधिक निर्भर करते हैं, अधिक कोर और अधिक स्थानीय L3 का यह संयोजन इससे व्यस्त दृश्यों में फ्रेम को स्थिर करने और लेटेंसी स्पाइक्स को कम करने में मदद मिल सकती है। वीडियो एडिटिंग से लेकर सिमुलेशन तक, पेशेवर कार्यों के लिए, कोर के "करीब" अधिक डेटा होने से आमतौर पर प्रोसेसिंग समय अधिक अनुमानित हो जाता है।
राइज़ेन, ईपीवाईसी और यूरोपीय बाजार पर संभावित प्रभाव
जो रोडमैप प्रसारित हो रहे हैं, उनमें ज़ेन 6 को भविष्य के परिवारों जैसे कि के लिए आधार के रूप में स्थापित किया गया है। ओलंपिक रिज डेस्कटॉप कंप्यूटर y लैपटॉप पर मेडुसा पॉइंटइसका लक्ष्य 2026 तक का है। हालांकि यूरोप के लिए व्यावसायिक नाम और विशिष्ट श्रेणियां अभी तक तय नहीं की गई हैं, लेकिन सामान्य दिशा स्पष्ट प्रतीत होती है: प्रति चिपलेट अधिक कोर इस पेशकश का मुख्य आधार होगा।
डेस्कटॉप पीसी पर, इससे एएमडी को मिड-रेंज सेगमेंट को आगे बढ़ाने में मदद मिलेगी। 10 या 12 कोर कॉन्फ़िगरेशन सिंगल-सीसीडी मॉडल में, डुअल-चिपलेट कॉन्फ़िगरेशन को 16, 20 या 24 कोर के लिए आरक्षित रखा गया है। स्पेन में उपयोगकर्ताओं के लिए जो वे अपनी खुद की टीम बनाते हैं या फिर अगर वे सिर्फ प्रोसेसर को ही अपग्रेड करते हैं, तो 6 और 8 कोर वाले प्रोसेसर की पारंपरिक कीमत सीमा में अधिक कोर प्राप्त करने की संभावना विशेष रूप से आकर्षक है।
लैपटॉप में दृष्टिकोण अलग है क्योंकि डिज़ाइन अधिक एकीकृत होते हैं और प्राथमिकता बिजली की खपत को कम करने पर होती है। फिर भी, 2nm नोड द्वारा प्रदान की गई घनत्व में छलांग कई संभावनाओं के द्वार खोलती है। पतले और हल्के उपकरण जो बेहतर मल्टी-कोर प्रदर्शन प्रदान करते हैंउत्पादकता, उन्नत कार्यालय अनुप्रयोगों और हल्के संपादन के लिए डिज़ाइन किया गया, जो यूरोप में पेशेवरों और छात्रों के बीच बहुत आम उपयोग हैं।
सर्वर और डेटा सेंटर के क्षेत्र में, जिनमें AMD ने स्पेन और अन्य यूरोपीय संघ के देशों में अपनी मजबूत पकड़ बना ली है, एक 12-कोर CCD एक ऐसी रणनीति के अनुरूप है जो इस पर आधारित है। प्रति वाट और प्रति रैक यूनिट अधिक प्रदर्शनप्रति सीपीयू में कम चिपलेट होने के बावजूद, प्रत्येक चिपलेट की शक्ति अधिक होने से आंतरिक इंटरकनेक्शन सरल हो जाते हैं और उच्च घनत्व वाले रैक में शीतलन को आसान बनाया जा सकता है।
सीपीआई और आवृत्तियों पर आधिकारिक विवरणों के अभाव में, लीक से संकेत मिलता है कि दोहरे अंकों में चक्र प्रदर्शन में सुधार Zen 5 की तुलना में, 2nm प्रोसेस की बदौलत बिजली की खपत को नियंत्रण में रखते हुए आवृत्ति में मामूली वृद्धि हासिल करने की संभावना पहले से ही एक बड़ा लाभ है। यदि अधिक कोर, अधिक कैश और बेहतर IPC का यह संयोजन साकार हो जाता है, तो सभी क्षेत्रों में प्रतिस्पर्धियों पर काफी दबाव पड़ेगा।
Zen 6 में बिजली की खपत, मेमोरी और तकनीकी पहलुओं पर ध्यान देना आवश्यक है।
कोर और कैश जोड़ने पर चर्चा करते समय बार-बार पूछा जाने वाला एक प्रश्न यह है कि ऊर्जा खपत पर क्या प्रभाव पड़ता है। अब तक जारी की गई जानकारी से पता चलता है कि Zen 5 की तुलना में TDP में कोई बड़ा बदलाव नहीं होगा। तुलनीय श्रेणियों में। नोड N2 पर जाने से प्रति वाट उच्च दक्षता के साथ अधिक ट्रांजिस्टर की संख्या की भरपाई हो सकेगी।
मेमोरी सेक्शन में, इसकी संभावना है RAM आवृत्तियों को स्थिर करने और उन्हें और बेहतर बनाने के लिए बेहतर नियंत्रकउपभोक्ता प्लेटफार्मों पर क्लासिक डुअल-चैनल कॉन्फ़िगरेशन को बनाए रखते हुए, गेम और पेशेवर अनुप्रयोगों दोनों में एक अधिक परिष्कृत मेमोरी सबसिस्टम देखने को मिलता है जो बड़ी मात्रा में डेटा को संभालते हैं।
आंकड़ों से परे, असली चुनौती इस बात में निहित है कि अंतिम उत्पाद में सब कुछ कैसे संयोजित किया जाता है। अधिक सघन चिपलेट के लिए केवल एक अच्छी विनिर्माण प्रक्रिया से कहीं अधिक की आवश्यकता होती है।इसमें पावर डिलीवरी, हीट डिस्ट्रीब्यूशन और इंटरनल राउटिंग का सावधानीपूर्वक डिज़ाइन भी शामिल है ताकि बॉटलनेक से बचा जा सके। ज़ेन 3 और 3डी वी-कैश वाले वेरिएंट के साथ AMD के पिछले अनुभव से पता चलता है कि कंपनी ने इनमें से कुछ चुनौतियों का समाधान पहले ही कर लिया है।
यूरोपीय संदर्भ में, जहां ऊर्जा दक्षता और खपत संबंधी नियम तेजी से महत्वपूर्ण होते जा रहे हैं, बिजली के बिल में बेतहाशा वृद्धि किए बिना बेहतर प्रदर्शन प्रदान करने के लिए यह व्यक्तियों, व्यवसायों और डेटा केंद्रों के लिए समान रूप से एक महत्वपूर्ण तर्क है। यदि ज़ेन 6 चिपलेट प्रति कोर की संख्या बढ़ाते हुए ज़ेन 5 के समान बिजली खपत बनाए रखने में सफल होता है, तो यह वर्तमान यूरोपीय संघ के नियामक आवश्यकताओं के अनुरूप हो सकता है।
हालांकि, यह याद रखना महत्वपूर्ण है कि उपलब्ध डेटा लीक और अनुमानों से प्राप्त हुआ है, जिसमें AMD द्वारा आधिकारिक तौर पर आर्किटेक्चर का अनावरण किए जाने पर बदलाव हो सकते हैं। तब तक, अंतिम कोर संख्या, कैश आकार और आवृत्ति से संबंधित हर चीज को सावधानीपूर्वक समझना चाहिए।
अब तक लीक हुई सभी जानकारियों के आधार पर, Zen 6 चिपलेट्स की सघनता और लचीलेपन को बढ़ाने पर केंद्रित एक पीढ़ी के रूप में उभर रहा है।बाहरी तौर पर दिखाई देने वाले बदलावों से कहीं अधिक, प्रति सीसीडी 12 कोर और 48MB L3 कैश की संभावित वृद्धि, TSMC की 2nm प्रक्रिया का उपयोग, और बेहद कॉम्पैक्ट डाई एरिया का रखरखाव एक ऐसे प्लेटफॉर्म की ओर इशारा करते हैं जो पूर्ण सिस्टम ओवरहाल की आवश्यकता के बिना अधिक कोर और अधिक कैश प्रदान करने के लिए तैयार है। यदि कंपनी इन विचारों को व्यावसायिक उत्पादों में बदलने और AM5 संगतता बनाए रखने में सफल होती है, तो स्पेन और यूरोप के उपयोगकर्ता और व्यवसाय कोर में बेहतर स्केलिंग, बिजली की खपत को नियंत्रित करने और मदरबोर्ड और कूलिंग सिस्टम के समान इकोसिस्टम पर निर्भर रहने में सक्षम प्रोसेसर की एक श्रृंखला से लाभान्वित हो सकते हैं।
